BUFG/BUFGCE/BUFH/BUFHCE

**BUF系列 FPGA IP核心**

BUF系列是Xilinx提供的一组用于实现缓冲器功能的FPGA IP核心。这些核心可以用来在设计中添加缓冲器，提高信号驱动能力并减少电缷丝延迟。

### BUFG/BUFGCE**BUFG**

BUFG是一种简单的缓冲器核心，它将输入信号缓冲到输出端口上。它通常用于连接多个模块之间的信号传递，或者用来增加信号驱动能力。

vhdllibrary IEEE;
use IEEE.STD_LOGIC;

entity BUFG is Port ( I : in STD_LOGIC;
 O : out STD_LOGIC);
end BUFG;

architecture Behavioral of BUFG isbegin O <= I after0 ns; -- 将输入信号缓冲到输出端口上end Behavioral;

vhdllibrary IEEE;
use IEEE.STD_LOGIC;

entity BUFGCE is Port ( I : in STD_LOGIC;
 CE : in STD_LOGIC;
 O : out STD_LOGIC);
end BUFGCE;

architecture Behavioral of BUFGCE isbegin if CE = '1' then -- 如果控制信号为高电平，则将输入信号缓冲到输出端口上 O <= I after0 ns;
 else O <= 'Z'; -- 否则，输出端口保持高阻态 end if;
end Behavioral;

vhdllibrary IEEE;
use IEEE.STD_LOGIC;

entity BUFH is Port ( I : in STD_LOGIC;
 O : out STD_LOGIC);
end BUFH;

architecture Behavioral of BUFH isbegin O <= I after1 ns; -- 将输入信号缓冲到输出端口上，并增加延迟end Behavioral;

vhdllibrary IEEE;
use IEEE.STD_LOGIC;

entity BUFHCE is Port ( I : in STD_LOGIC;
 CE : in STD_LOGIC;
 O : out STD_LOGIC);
end BUFHCE;

architecture Behavioral of BUFHCE isbegin if CE = '1' then -- 如果控制信号为高电平，则将输入信号缓冲到输出端口上，并增加延迟 O <= I after1 ns;
 else O <= 'Z'; -- 否则，输出端口保持高阻态 end if;
end Behavioral;